摘要：典型應用圖4是ADV7183的一個典型應用電路。其中電路的供電電壓VAA應選為7V，VDD應選為4V，數字輸入引腳電壓應為GND-0.5V到VAA+0.5V，模擬輸出電壓應為GND-0.5V到VAA。該電路可工作在0～70℃的溫度范圍內。另外還需注意:ADV7183是ESD(electrostatic discharge)敏感設備。盡管ADV7183本身帶有ESD保護電路，但受到高強度靜電放電的持續損害時，ADV7183會造成性能衰退和功能下降，因此有必要采取適當的ESD防護措施。

　　關鍵詞：視頻解碼器,行鎖定系統時鐘(LLC),模數轉換器(ADC),ADV71831

　　概述ADV7183是一種綜合視頻解碼器。它能夠自動將一種兼容國際標準NTSC 或PAL的模擬視頻基帶信號轉換成另一種兼容16位/8位CCIR601/CCIR656 的 YCrCb 型4:2:2或4:1:1視頻數據。其靈活的數字式輸出接口能夠在基于緩存器結構和行鎖時鐘的系統中完成視頻解碼和轉換功能，這使得ADV7183可以廣泛應用于放映機、數字電視、DVD錄像機和游戲機等許多系統。ADV7183的主要特點如下：● 內部帶有行鎖定系統時鐘(LLC)和自適應數字線長跟蹤(ADLLT)電路，可以提供雙重視頻鎖定功能;● 具有三行色度梳狀濾波器;● 具有實時時鐘和信息輸出功能;● 具有完整的AGC和箝位控制功能，可對色度、亮度、飽和度和對比度進行編程視頻調節;● 有6個模擬視頻輸入信道;● 可設置為二線連續雙向端口模式，并與I2C兼容● 可自動進行NTSC 或PAL檢測;● 帶有不同模式的視頻輸入和16-bit寬度總線數字輸出;● 輸入峰峰值為0.5V～2V。

　　ADV7183是美國模擬器件公司(ADI)推出的集成了10位ADC的增強型視頻解碼器。它內含兩個10-bit精確模數轉換器(ADCs)和完整的自動增益控制(AGC)電路，可廣泛用于放映機、數字電視、DVD錄像機和游戲機等許多系統中。文中詳細介紹了它的結構特點、引腳功能和工作原理，給出了它的典型應用電路。

　　圖1

　　2　引腳功能ADV7183的引腳排列如圖1(頂視圖)所示。它采用80-LQFP封裝。各引腳定義如下：(VS/VACTIVE)1腳：雙重功能復用管腳,當(OM_SEL[1:0]=0, 0)時該腳輸出對應于YUV像素數據的垂直同步信號VS而當(OM_SEL[1:0]=1, 0 or 0,1)時，VACTIVE是一個在視頻場有效期間內的有效信號。(HS/HACTIVE)2腳：雙重功能管腳(當(OM_SEL[1：0] = 0，0)時，輸出為一個可編程的行同步信號HS;而當(OM_SEL[1：0]=1， 0 or 0，1)，HACTIVE是一個在視頻行有效期間的有效信號。(DVSSIO)3，14腳：數字輸入/輸出接地端。(DVDDIO)4，15腳：數字輸入/輸出電源端3.3V。(P15～P0)5～8，19～24， 32，33，73～76腳：視頻像素輸出口，其中包括8bit亮度信號Y(P15～P8)和8bit 色差信號Cb和Cr(P7～P0)。(DVSS1～3)9，31，71腳：數字電源地。(DVDD1～3)10，30，72腳：數字電源引腳(3.3V)。(AFF)11腳：幾乎全滿標志。當FIFO達到用戶設定的幾乎全滿的邊緣時,該腳為FIFO控制信號指示標記。(CLKIN)16腳：異步FIFO時鐘。(LLCREF)25腳：時鐘參考輸出。(GPO[3:0])17,18,34, 35腳：由I2C控制的通用目的輸出。(LLC2)26腳：行鎖定系統時鐘輸出的二分頻(13.5MHz)。

　　圖2

　　(LLC1/PCLK)27腳：雙重功能復用管腳行鎖定系統時鐘輸出或20～35MHz的FIFO輸出時鐘。(XTAL1)28腳：晶體振蕩器的第二管腳，如果使用了外部時鐘源，則該管腳可以不連。(XTAL)29腳：27MHz晶體振蕩器輸入管腳或連接外部晶體振蕩器的輸入(與CMOS電平兼容)。(PWRDN)36腳：低功率使能。(ELPF)37腳：該管腳主要用于LLC鎖相環所必需的外部環路濾波器。(PVDD)38腳：電源。(PVSS)39腳：地。(AVSS)40,47,53,56,63腳：模擬電源地。(AVSS1～6)41,43,45,57,59,61腳：模擬輸入信道。如果選擇了單終端模式，則接地當選擇了不同的模式，則直接與REFOUT相連。(AVDD)50腳：模擬電源引腳(5V)。(CAPY1-2)48,49腳：ADC電容網絡。(SDATA)67腳：MPU口串行數據輸入/輸出。(REFOUT)51腳：內部參考電壓輸出。(CML)52腳：ADC公共模式。(SCLK)68腳：MPU口串行時鐘輸入接口。(CAPC1～2)54, 55腳：ADC電容網絡。(ALSB)66腳：TTL地址輸入。(ISO)65腳：輸入超出開關。(AIN1～6)42,44,46,58,60,62腳：模擬視頻輸入信道。(VREF/VRESET)69腳：VREF標志著下一場的開始VRESET標志著新場的開始。(HREF/HRESET)70腳：HREF標志著新視頻行的開始HRESET標志著新行的開始。(RD)77腳：異步FIFO讀使能信號。(RESET)64腳：系統輸入重新設置。(DV)78腳：數據有效輸出信號。(OE)79腳：輸出使能控制端口。(FIELD)80腳：奇/偶場輸出信號。

　　集成有10位adc的增強型視頻解碼器adv7183及其應用 :

　　3 工作原理ADV7183內部原理及功能框圖如圖2所示，下面介紹其工作原理。3.1 模擬信號輸入ADV7183有6個模擬視頻輸入信道，這6個信道用不同的配置可以支持6個CVBS輸入信號、3個S-video輸入信號和2個YCrCb構成的模擬視頻輸入信號。通過INSEL可控制輸入的類型和信道的選擇。模擬信號輸入前端包括三個用于直流恢復的箝位電路。ADC前有三個取樣保持放大器，可在YCrCb輸入模式時保證取樣值同時到達三個信道。兩個10-bit ADCs用來取樣。為了盡可能高質量的捕獲視頻信號，整個模擬信號輸入前端存在著很大的差異。3.2 同步像素輸出接口ADV7183支持三種輸出接口模式：兼容LLC的同步像素接口、CAPI接口和SCAPI接口。設定為同步像素接口模式時，像素和控制數據的輸出與LLC1(8-bit模式)或LLC2(16-bit模式)同步。這種模式時的場消隱、行消隱和列消隱的控制和定時信息編碼與控制碼相同。設定為CAPI接口或SCAPI接口模式時，只有激活的像素數據輸出才與異步先進先出時鐘(CLKI)同步。像素一般通過一個512像素深、20比特寬的FIFO容器輸出，HACTIVE和VACTIVE輸出一般要使用相互獨立的引腳。CAPI接口和SCAPI的接口模式數據一直是16-bit，所以，當輸出接口需要8-bit或10-bit時，一般不能采用這種接口模式。ADV7183的默認模式為兼容LLC的8-bit CCIR656 4:2:2。

　　圖4

　　3.3 控制和像素接口FIFO模式圖3所示是ADV7183的控制和像素FIFO接口模式時序，當ADV7183工作在此模式時，產生的像素數據將在512像素深的FIFO容器中緩存。只有激活的視頻像素和控制碼才被寫入FIFO，其余的則全部丟棄。這種模式時，CLKIN必須比移入FIFO的有效數據率要快，否則FIFO就會溢出。當ADV7183工作在SCAPI接口模式時，可利用DV(data valid)到RD(read enable) 的反饋系統來保證FIFO不溢出。而當FIFO達到AFF(almost full flag)時，DV馬上升高并一直保持FIFO為AEF(almost empty flag)。使用此模式時，輸出像素的數據情況可由DV和QCLK指示器來決定。